一種基于LDO穩壓器的帶隙基準電壓源設計金梓才，戴慶元，黃文理上海交通大學微納科學技術研宄院，微米/納米加工技術國家重點。該電路使用三極管作為運算放大器的輸入，同時省去了多余的等效二極管。這樣不僅結構簡化，而且功耗更低。QuQ2、M5、M6構成了高益、高電源抑制比的運算放大器。皿1、皿3、皿4、皿7為偏置管，電容匚用于運放的頻率補償，加運放相位裕度，防止Vref振蕩輸出。同時經過Q3、R3的電流產生與絕對溫度成正比（PTAT）的電流/3.電路中的ENH作為使能端，當高電平時關斷帶隙基準源。

　　由于Vbe3具有負溫度系數，Vt具有正溫度系數，因此只要選取適當的R2、R3和n，就可以得到與溫度無關的基準電壓1111.以減少失調電壓，R2取6kAR3取47成。

　　為了克服工藝的漂移，中R3由可調阻值的電阻網絡構成。如所示。R3由一個大電阻Rd串聯上三個小阻值的電阻Rn，2Rn與4Rn1121. 3LDO緩沖器電路結構設計與分析將以上所述的帶隙基準與LDO緩沖器相結合，如所示。M1~M6組成了一個兩級運算放大器。這里的Vdd由輸入電壓Vcc和基準電壓Vref來獲得。由于Vref在1. 28V左右，所以要求誤差運放的共模輸入電壓在1.28V左右，選用PMOS管作為輸入對管。

　　通過調節，使/b2R2 =今R1，因此從上式可以看出，G與Rl成正比。當Rl很小時，G也很小。為了保證一定的負反饋環路增益，誤比較后得到差運放要求較高的益，所以選用了兩級運算放大VREF=VBE3+/3R3+（/3+//）R2器。同時為了保證足夠的相位裕度，使用G為密勒/b2R2（2）電容，在C1左邊形成負反饋環路主極點。

　　因為對于緩沖器而言，為了能夠在M7上實現大的負載電流，驅動小的負載電阻Rl，當Rl　　為了實現誤差運放小的失調電壓，在電路圖和版圖設計中，大Mi、M2的面積和M3、M4的面積。同時，在版圖布局中，注意Ml、M2和M3、M4的對稱排布。

　　負反饋環路使運算放大器的兩個輸入電位相等，從而使流過電阻的電流恒定，因此輸出Vdd恒定。那么，Vdd可以為電源芯片中后續其他模塊提供電源供給，比如數字控制模塊、PWM比較器電路、振蕩器電路以及其他的保護電路。

　　4仿真結果是電源電壓為5V時，輸出電壓隨溫度的變化曲線，從圖中可以看出，當溫度在一40C~125C之間變化Vref變化范圍在5 4mV以內，同樣當電源電壓為12V時，Vref變化范圍也在55mV內，相當于25ppm（。e.25X106）。

　　顯示低頻時電源抑制比為138dB而從可以看出電源電壓在4V~12V之間變化時輸出電壓只變化了0將本文設計的帶隙基準電路與LD0緩沖器相結合，仿真結果如圖所示。

　　如所示，比較小負載電阻約為650左右。

　　比較大負載電流約為55mA.這表明，本設計實現了LDO強的帶負載能力。

　　如0所示，當負載電阻為1KQ時，負載電容為10pF時，緩沖器負反饋環路益為29dB.相位裕度為633符合要求。

　　1為該電路的線性調整率，從圖中可以看出，溫度為27C下，當V.從4V變化到12V的過程中，輸出電壓只變化了約17mV左右。輸出始終穩定在3.3V左右，滿足要求。

　　5結束語本文給出了一種基于LDO穩壓器的帶隙基準電壓源設計方案。在LDO芯片越做越小的趨勢下，設計了一種簡化的利用三級管作為運放輸入的帶隙基準電壓源。與傳統的帶隙基準相比，在簡化設計的同時獲得了高的性能。該基準電壓源同樣具有高電源抑制比，良好的溫度特性等特點。采用華虹NEC（HHNEC）Q 35MmBCD工藝仿真結果表明，在5V的電源下，產生25Xl-V C溫度系數的帶隙基準電壓。在LDO緩沖器方面，采用了傳統結構。仿真結果表明，多項指標符合要求。